一、对clock的基本认识
1 s3c2410的clock & power
management模块包含三个部分:clock control、usb control、power
control。现在的关注点是clock control。
2、s3c2410有两个pll(phase locked
loop,锁相环,在高频中学过,可以实现倍频,s3c2410的高频就是由此电路产生的)。其中一个是MPLL,M即为main,用来产生三种时钟信号:Fclk(给CPU核供给时钟信号,我们所说的s3c2410的cpu主频为200MHz,就是指的这个时钟信号,相应的,1/Fclk即为cpu时钟周期)、Hclk(为AHB
bus peripherals供给时钟信号,AHB为advanced high-performance bus)、Pclk(为APB
bus peripherals供给时钟信号,APB为advanced peripherals
bus)。
在这里,需要了解一下AMBA system
architecture了。这个可以到官方网站
www.arm.com
下载相关资料。简单的说,AMBA是一种协议,这种协议已经称为片上组织通信的事实上的标准(the de facto
standard for on-chip fabric communication)。下面给出英文描述:
The AMBA
protocol is an open standard, on-chip bus specification that
details a stategy for the interconnection and management of
functional blocks that makes up a system-on-chip(SoC).It
facilitates "right-first-time" development of embedded processors
with one or more CPU/signal processors and multiple peripherals.
The AMBA protocol enhances a resuable design methodology by
defining a common backbone for SoC modules.
需要知道的是,AMBA总线是ARM提出的一种解决方案,它并非唯一的规范,但是因为ARM的广泛使用,AMBA总线也就成为了事实上的规范了。现在AMBA总线最新为AMBA
3 specification版本,包括AMBA 3 AXI Interface、AMBA 3 AHB Interface、AMBA
3 APB Interface、AMBA 3 ATB Interface。而s3c2410还只能支持AMBA 2
specification,这个版本包含AMBA 2 AHB Interface、AMBA 2 APB
Interface。也就是在s3c2410的框图中看到的两种总线接口。需
要注意的是,这两种总线所连的外设是有区别的。AHB总线连接高速外设,低速外设则通过APB总线互连。显然,对不同总线上的外设,应该使用不同的时钟信
号,AHB总线对应Hclk,APB总线对应Pclk。那么事先就应该弄清楚,每条总线对应的外设有那些,这样在设置好时钟信号后,对应外设的初始化的值
就要依此而确定了。
AHB
bus上的外设有LCD controller(CONT代表controller,控制器)、USB Host
CONT、ExtMaster、Nand CONT和nand flash boot loader、bus CONT、interrupt
CONT、power management、memory
CONT(sram/nor/sdram等)。
APB
bus上的外设有UART、USB device、SDI/MMC、Watch Dog Timer、bus
CONT、spi、iic、iis、gpio、rtc、adc、timer/pwm。
3、主时钟源来自外部晶振或者外部时钟。复位后,MPLL虽然默认启动,但是如果不向MPLLCON中写入value,那么外部晶振直接作为系统时钟。
EDUKIT-III的外部晶振有两个,一是用于系统时钟,为12MHz;一个用于RTC,为32.768KHz。以前实验没有向MPLLCON写入数
值,所以系统时钟都是12MHz。从这里也可以发现一个问题,如果外部晶振开始没有焊上,那么系统是无法正常启动的。因为按照上述规则,复位后还没有写入
MPLLCON,这时又没有可以使用的时钟源,所以不会启动。也就是硬件完成后,这个12MHz的晶振是一定要焊上的,才能进行后续的硬件测试工作。
二、clock设置的步骤
首先应该读懂下一段:
Power-
OnReset
(
XTIpll)
Figure
7-
4 shows
theclock
behavior
during the power-
onreset
sequence.
The crystal
oscillator begins oscillation within several
milliseconds.
When nRESET is
released after the stabilization of
OSC(
XTIpll)
clock
,
the PLL starts
to operate according to thedefault
PLL
configuration.
However,
PLL
is commonly known to be unstable after power-
onreset
,
so Fin is fed
directly to FCLK instead of the Mpll(
PLL output)
before the
software newly configures the PLLCON.
Evenif
the
user doesnot
want to change
thedefault
value of
PLLCONregister
afterreset
,
the
user shouldwrite
the same
value into PLLCONregister
by
software.
The PLL restarts the lockup sequence toward
thenew
frequency only
after the software configures the PLL with
anew
frequency.
FCLK
can be configured as PLL output(
Mpll)
immediately
after locktime
.
|
这个主要是基于PLL的特点。简单的描述就是,上电复位后,几个ms后晶振起振。当OSC时钟信号稳定之后,nRESET电平拉高(这是硬件自动检测过
程)。这个时候,PLL开始按照默认的PLL配置开始工作,但是特殊性就在于PLL在上电复位后开始是不稳定的,所以s3c2410设计为把Fin在上电
复位后直接作为Fclk,这是MPLL是不起作用的。如果要想是MPLL起作用,那么方法就是写入MPLLCON寄存器值,然后等待LOCKTIME时间
后,新的Fclk开始工作。下面把这些步骤分来来描述,软件步骤部分结合程序进行。
1、上电几个ms后,晶振输出稳定。Fclk=晶振频率。nRESET恢复高电平后,cpu开始执行指令,这完全是硬件动作,不需要软件设置。
2、第一步软件工作: 设置P M S divider control,也就是设置MPLLCON寄存器。
关于PMS,可以看Figure
7-2.寄存器MPLLCON的设置呢,其实有一定的规则,并非你想要的每个Fclk频率都可以得到。官方推荐了一个表PLL VALUE
SELECTION
TABLE,要按照这个进行。否则的话,就需要自己按照公式推算,但是mizi公司并不保证你的设置是合适的。所以,如果想要工作在200MHz,还是按照vivi的推荐值即可。
@ step1:
set P M S
divider control mov
r1,
#CLK_CTL_BASE
ldr r2,
=
vMPLLCON_200 str
r2,
[
r1,
#oMPLLCON]
|
其中,MDIV=0x5c,PDIV=0x04,SDIV=0x00.公式Mpll(Fclk)=(m×Fin)/(p×(2^s))【m=MDIV+8,
p=PDIV+2,s=SDIV】
3、第二步软件工作: 设置CLKDIVN。
这一步是设置分频系数,即Fclk为cpu主频,Hclk由Fclk分频得到,Pclk由Hclk分频得到。假设Hclk是Fclk的二分频,Pclk是
Hclk的二分频,那么分频系数比就是Fclk:Hclk:Pclk=1:2:4.那么Hclk为100MHz,总线时钟周期为10ns。Pclk为
50MHz。
@ step2:
change clock
divider mov
r1,
#CLK_CTL_BASE mov
r2,
#vCLKDIVN str
r2,
[
r1,
#oCLKDIVN]
|
4、第三步软件工作: CLKDIVN的补充设置
If
HDIVN=
1,
the
CPU bus mode has to be changed from the fast bus mode to the
asynchronous bus modeusing
following
instructions.
MMU_SetAsyncBusMode
mrc p15,
0,
r0,
c1,
c0,
0
orr r0,
r0,
#
R1_nF:
OR
:
R1_iA
mcr p15,
0,
r0,
c1,
c0,
0 If
HDIVN=
1and
the
CPU bus mode is the fast bus mode,
the CPU will
operate by the HCLK.
This
feature can
be used to change the CPU frequency as a half without affecting the
HCLKand
PCLK.
|
看了上段话,只需要翻译出来就可以了。
@ FCLK:
HCLK=
1:
2 .
macro
MMU_SetAsyncBusMode
mrc p15,
0,
r0,
c1,
c0,
0
orr r0,
r0,
#(
R1_iA|
R1_nF)
mcr p15,
0,
r0,
c1,
c0,
0 .
endm
@ step3:
set asynchronous
bus mode
MMU_SetAsyncBusMode
|
5、第四步软件工作:等待locktime时间,让新的Fclk生效
@ step4:
stay
locktime mov
r1,
#CLK_CTL_BASE
ldr r2,
=
vLOCKTIME str
r2,
[
r1,
#oLOCKTIME]
|
6、对外设的影响
在这个实验中,主要是有两个需要改变,一个外设是UART,一个外设是SDRAM。
(1)UART,它是接在APB总线上,所以对应的时钟信号为Pclk,现在为50MHz。如果想要设置波特率为115200bps,那么根据公式
UBRDIV0=(int)(PCLK/(bps*16))-1计算,应该为26。如果放到程序中,那么应该注意形式。具体如下:
UBRDIV0=
(
(
int
)
(
PCLK/
16.
/
UART_BAUD_RATE)
-
1)
;
|
(2)SDRAM,主要的影响因素为刷新频率。前面在SDRAM中没有具体分析,现在可以详细说明。使用了两片HY57V561620CT-H,查看手册其刷新频率为8192
refresh
cycles/64ms,所以刷新周期64ms/8192=7.8125us。看寄存器REFRESH的各个位的设置情况:
·REFEN[23]:开启自动模式,设为1
·TREFMD[22]:设为Auto refresh模式,设为0
·Trp[21:20]:看看RAS precharge
Time,查看SDRAM手册,发现-H系列此参数至少为20ns,现在Hclk对应的时钟周期为10ns,所以至少应该为2个clock。可以设为00
·Tsrc:
Semi Row Cycle Time,也就是RAS Cycle
Time,至少65ms,所以至少得6.5clock,按照可选值,应该设置为11
·Refresh[10:0]:
公式refresh period = (2^11 - refresh_count
+1)/Hclk,由此推导出refresh_count=2^11+1-refresh
period*Hclk。带入数值,计算得出1268=0x04f4,这个数值要用四舍五入,减少误差。
·其余的保留值,均设置为0
由此得出该寄存器的值应该为0x008c04f4。
相关推荐
STM32可以选择一个时钟信号输出到MCO脚(PA8)上,可以选择为PLL输出的2分频、HSI、HSE、或者系统时钟。系统时钟SYSCLK最大频率为72MHz,它是供STM32中绝大部分部件工作的时钟源。
比较有用的东西。 详细的介绍了mpll的配置,fclk,pclk
FCLK: 400 MHz HCLK: 100 MHz PCLK: 50 MHz DRAM: 64 MiB WARNING: Caches not enabled NAND: 256 MiB *** Warning - bad CRC, using default environment In: serial Out: serial Err: serial Net: dm9000 MINI...
EMB8600I工控板-2路光耦隔离FCLK输入,使用EMB86xxI系列工业测控板,开发环境,RealView MDK-ARM Compiler
文章目录一.S3C2440时钟体系介绍1....AHB总线的HCLK APB总线的PCLK 三个时钟的工作频率: (可以看出对比STM32中72MHz的频率,ARM时钟的性能有了很大的提高) 2.时钟来源 如何得到三种时钟?系统的时钟来源是12M
本人原创, 最新u-boot-2012.07 mini...FCLK: 400 MHz HCLK: 100 MHz PCLK: 50 MHz DRAM: 64 MiB WARNING: Caches not enabled NAND: 256 MiB In: serial Out: serial Err: serial Net: dm9000 MINI2440 #
FCLK: 405.600 MHz HCLK: 101.400 MHz PCLK: 50.700 MHz DRAM: 64 MiB WARNING: Caches not enabled NAND: 255 MiB *** Warning - bad CRC, using default environment In: serial Out: serial Err: ...
1.启动开发板,进入u-... Fclk = 667MHz, Hclk = 133MHz, Pclk = 66MHz (ASYNC Mode) Board: MINI6410 DRAM: 256 MiB NAND: 512 MiB MMC: SAMSUNG SD/MMC: Host controler CH0 SD card is SD_VERSION_2 SD/MMC
FCLK2似乎在实现过程中添加了BUFG,因此它不会对该网络造成任何问题,但是FCLK 1被作为普通信号路由(不在全局时钟网络上)。 这会导致极长的构建时间,并且无法满足时序要求。 当前的解决方法是使用util_ds_buf IP...
// FCLK:HCLK= 1:2 EXPORT MMU_SetAsyncBusMode MMU_SetAsyncBusMode mrc p15,0,r0,c1,c0,0 orr r0,r0,#R1_nF:OR:R1_iA mcr p15,0,r0,c1,c0,0 MOV_PC_LR ;//========================= ;// Set TTBase ;//====...
今天在宿舍学习的是S3C2440的系统时钟体系,这... (2)HCLK:用于AHB总线上的设备,比如CPU核存储器控制器、中断控制器、LCD控制器、DMA和USB主机模块等高性能的设备。 (3)PCLK:用于APB总线上的设备,比如WATC
用MAX262设计滤波器时主要是设计5个参数,时钟频率fCLK;中心频率f0,以及对应的编程系数Nf;品质因数Q,以及对应的编程系数Nq。其中fCLK由外部晶振频率决定。这5个参数之间是有相互关系的,计算起来很复杂,为了...
可用于测量ADC的信噪比SNR,信纳比SINAD,无杂散动态范围SFDR,总谐波失真THD,得到频谱图及时域图的MATLAB作图,ADC测试方法是fft法
用MAX261设计滤波器时主要是设计5个参数,时钟频率fCLK;中心频率f0,以及对应的编程系数Nf;品质因数Q,以及对应的编程系数Nq。其中fCLK由外部晶振频率决定。这5个参数之间是有相互关系的,计算起来很复杂,为了...
实验三 移植U-Boot-1.3.1 实验 【实验目的】 了解 U-Boot-1.3.1 的代码结构,掌握其移植方法。 【实验环境】 1、Ubuntu 7.0.4发行版 2、u-boot-1.3.1 3、FS2410平台 4、交叉编译器 arm-softfloat-linux-gnu-...
嵌入式开发,stm32芯片,i/o,嵌入式操作系统,按键,pmw,无线通信、、、
当sel=0时,fclk_out=sn[3:0]Hz; 当 sel=1 时,fclk_out=sn[4:0] Hz。 2、 clk_out 的占空比 D=20%;(D=tH/T,tH 为高电平时间,T 为周期) 3、 说明。sn 为学号,sn[3:0]表示取十进制学号的后 4 位,sn[4:0]表示...
DSS fclk gives us very few possibilities, so finding a good pixel clock may not be possible. W.
max261二阶可编程滤波器,可通过程序控制滤波器的Q,f0/fclk.易于控制
WARNING: [BD 41-395] Exec TCL: all ports/pins are already connected to '/processing_system7_0_FCLK_CLK0' ERROR: [BD 5-4] Error: running connect_bd_net. ERROR: [Common 17-39] 'connect_bd_...